狮子金融

在盘算机生长的历史上，盘算机性能的提升主要依托于其搭载的处置器的提高，就如从飞跃（Pentium）到酷睿（Core），从推土机（AMD FX）到Zen，而芯片性能的提升则依赖芯片手艺的提高，如芯片产业接纳的主流方式是提升芯片的先进制程来提升其性能，使芯片制程从14nm到5nm不停缩小，同样巨细的芯片中装入更多晶体管来提升其运算能力。

苹果、英伟达也始终是先进制程的追逐者，两家厂商的算力产物都是委托晶圆代工厂台积电代工，并争取其先进制程的产能、紧跟芯片业界最新工艺，可以说两家最新公布的产物汇聚了芯片产业界现在的工艺水平和手艺能力，从近期苹果及英伟达公布会上透露的产物信息可以发现一项惊人的事实——地表最强性能的处置器芯片都接纳了“拼装”工艺。

推翻行业的“拼装”芯片

第一个重磅炸弹是苹果砸下来的。

在市场预期已习惯于统一芯片制程，处置器性能提升在10%到20%之间时，同样接纳台积电代工的5nm芯片制程的苹果自研电脑芯片M1 Ultra，硬件性能指标却远远超出仅在半年前公布的M1 Max。彼时，市场还震惊于M1 Max的芯片面积有432平方毫米，是快要4个M1芯片巨细，M1 Ultra则在此基础上让芯片的体积再度翻倍。

芯片体积的增大意味着其拥有了更多的晶体管，M1 Ultra 共有1140亿晶体管，而半年前公布的M1 Max的晶体管数目为570亿，随之而来的是CPU焦点、GPU焦点、神经网络引擎数目的翻倍。M1 Ultra支持20个CPU焦点、64个GPU焦点和32核神经网络引擎，其支持的带宽到达128GB，每秒运算高达22万亿次。

仔细看不难发现，M1 Ultra的各项焦点数据基本是上一代产物M1 Max的翻倍，M1 Ultra似乎是将两块M1 Max“粘合”在一起，事实也确实云云，M1 Ultra是通过一种名为UltraFusion的封装手艺，将两块M1 Max合二为一，通过这种封装手艺，苹果实现了两块芯片之间2.5TB/s的数据传输速率。

苹果硬件手艺高级副总裁 Johny Srouji 示意:“通过将两个M1 Max与我们的UltraFusion封装架构毗邻起来，我们能够将苹果芯片质料扩展到亘古未有的新高度。”“依附其壮大的CPU、重大的GPU、令人难以置信的神经引擎、ProRes硬件加速和大量的统一内存，M1 Ultra使M1家族成为天下上功效最壮大的小我私人电脑芯片。”

紧接着，英伟达在两周后扔下另一枚“核弹”。

在3月22日英伟达年度GTC大会上，黄仁勋公布了其称作“AI工厂的理想CPU”的数据中央专属CPU——Grace CPU Superchip。Grace CPU Superchip基于Armv9架构，拥有144个Arm CPU焦点，其内存带宽到达了1TB/s，据SPECrate®2017_int_base基准测试数据，Grace CPU Superchip的模拟性能得分到达740，是DGX A100的1.5倍（460分）。

让人惊异的是，这款超级芯片同样由两块芯片“粘合”在一起，Grace CPU Superchip由两块Grace CPU组成，通过芯片互连手艺NVIDIA NVLink-C2C将两块Grace CPU连在一起，着实早在去年英伟达公布的Grace Hopper Superchip就接纳了这一手艺来毗邻芯片。

不难发现，从苹果M1 Ultra到英伟达Grace CPU Superchip，都是将两块相同的小芯片“拼装”在一起到达性能的机制提升，这是否意味着未来话大价值缓慢开发2nm、1nm的先进制程得不偿失，只需要不停推芯片就能到达性能的翻倍？那在更早之前这种芯片“拼装”手艺为何没能成为业界的主流呢？

这着实涉及到近年来半导体业界热度极高的封装手艺chiplet。

独领“封”骚的Chiplet

不管是苹果M1 Ultra使用的UltraFusion封装架构，照样英伟达接纳的芯片互连手艺NVIDIA NVLink-C2C，都有涉及相关chiplet之间的互联互通。NVIDIA超大规模盘算副总裁Ian Buck曾示意：“为应对摩尔定律生长趋缓的事态，必须开发小芯片和异构盘算。”

Ian Buck口中的小芯片正是chiplet，也常被译为芯粒。它是系统级芯片(SoC)中IP模块的芯片化，通过chiplet手艺可以提高良率和降低成本，同时提高设计的天真度，缩短设计周期。

现在的系统级芯片(SoC)并不只是一块CPU或一块GPU，而是CPU、GPU、ISP、NPU等多种盘算单元都在一块芯片上，简朴来说，可以把chiplet手艺想象成为一块乐高积木，chiplet则是将这些差其余盘算单元模块化，多个chiplet模块可以拼接成一个系统级芯片(SoC)，而在已往，一个系统级芯片(SoC)是不能再次切割的。这样做的利益在于，一块完整的晶圆可以被分成更多的chiplet，这意味着同样良率情形下更低的成本消耗。

例如在一片晶圆切割封装时泛起了一个点的损伤部位，直接做成一个系统级芯片(SoC)能切成10块，若是做成chiplet是100块，那么这块晶圆做成系统级芯片(SoC)的良品率为90%，而做成chiplet的良品率可以到达99%。

chiplet除了大幅提高峻型芯片的良率、降低设计成本等经济上的效益， chiplet手艺也为异质异构的芯片制造提供了可能，这种模块化的小芯片可以实现差异架构、差异材质、差异工艺节点甚至差异晶圆代工厂生产的产物集成到一块芯片上，由此快速发生出一个顺应差异功效需求的超级芯片。

例如，AMD的数几代产物都接纳了“SiP chiplet”的异构系统集成模式，同时，今年3月的GTC上，英伟达除了公布Grace CPU Superchip，还推出了Grace Hopper Superchip，它不是由两块相同的Grace CPU组成，而是由一个Grace CPU和一个Hopper架构的GPU组成，这些都是chiplet为超级芯片的设计、生产所提供的工艺上的可能。

更有人以为以chiplet为代表的先进封装手艺正在成为逾越摩尔的要害，戈登·摩尔凭证自己的履历在半导体领域做的一个预言：“在最小成本的条件下，集成电路所含有的元件数目约莫每年便能增添一倍。（The complexity for minimum component costs has increased at a rate of roughly a factor of two per year)

现在据摩尔定律的提出已已往了57年，要想在拇指巨细的芯片上做出更多的晶体管与更小的制程，变得越来越难题。从手艺上来说就是随着芯片尺寸的微缩，短道沟效应导致的泄电、发烧和功耗严重问题一直困扰着芯片制程的继续微缩。当质料迫近1nm的物理极限时，量子隧穿效应导致有一定的电子可以跨过势垒，从而泄电，这个问题对于人类来说暂时是无解的。

虽然摩尔定律到现在仍在艰难维持，但产业界也确实意识到了制程不会无限缩小下去，晶体管也不能能无限增添下去，可以说产业界将先进封装手艺提升到与制程微缩一致主要的水平，从晶圆代工厂到封测厂商都在加大对先进封装手艺的投入，从去年最先，先进封装手艺已成为了各大晶圆厂、封测厂商甚至一些Fabless的重点投入领域。

早在2021年1月，台积电总裁魏哲家在财报聚会上透露：“对于包罗SoIC、CoWoS（苹果M1 Ultra所接纳的工艺）等先进封装手艺，我们考察到chiplet正成为一种行业趋势。台积电正与几位客户一起，使用chiplet架构举行3D封装研发。”

到了去年6月，封测龙头日月光宣布将投入20亿美元用于提高其晶圆封装营业；7月，英特尔宣布了未来制程工艺和封装手艺蹊径图，将继续推动Foveros 3D堆叠封装手艺与EMIB（嵌入式多管芯互连桥）封装手艺的应用；9月，联电与封测厂商颀邦相互交流股权。

在各泰半导体厂商的追加投资的热潮下，chiplet市场也迎来迅猛生长。据Omdia预计，2024年chiplet的市场规模将到达58亿美元，到2035年则跨越570亿美元，市场规模将迎来快速增进。

固然，chiplet的实现需要诸多手艺接口上的整合，就如上文所说， chiplet可以实现差异架构、差异材质、差异工艺节点甚至差异晶圆代工厂生产的产物集成到一块芯片上，但差其余芯片厂商其接纳的毗邻协议是差其余，如英伟达Grace CPU Superchip接纳的是NVLink-C2C手艺、苹果M1 Ultra接纳的台积电提供的毗邻协议，英特尔也有自己的授权协议AIB。

毫无疑问，各芯片巨头们正在通过自家的chiplet协议来打造产物生态、抢占市场，但chiplet手艺的泛起原本就意在打破差异生态间的壁垒，若是又因其背后的毗邻协议而造成产业链的割裂，可以说是得不偿失，于是，就在今年3月初，半导体产业第一个chiplet互联接口尺度化的“桥梁”——UCIe同盟成了。

UCIe是时机照样洪水猛兽？

今年3月2日，英特尔、AMD、ARM、高通、三星、台积电、日月光等半导体产业链厂商，以及Google Cloud、Meta、微软等互联网硬件终端企业宣布了一项新手艺尺度UCIe（Universal Chiplet Interconnect Express）。

简朴来说，UCIe是一个开放的行业互连尺度，它界说了各小芯片之间的互联尺度，这意味着半导体产业界正在打造一个尺度化、通用化、即插即用的chiplet接口，这个开放尺度的推广无疑将为整个产业带来巨头的创新空间，它不仅具有高带宽、低延迟、经济节能的优点，还能够应用于包罗盘算机、云边端、5G、汽车和移动装备在内的所有领域。

然而，UCIe所制订的行业互连尺度虽好，但眼尖的人不难发现建立该同盟的十大公司中没有一家是来自中国的企业，尤其是在半导体这样一个极为敏感的行业，这是不是意味着UCIe产业同盟要自己搞一个协议在chiplet工艺中自主游戏规则，那么新玩家想要加入需要支出什么价值？是要像看待Arm一样交授权费，或是又可以被拿来当做“卡脖子”的工具？

对海内的芯片企业而言，以chiplet手艺为代表的先进封装正是现下适合耐久投入的优质赛道，究竟短期内海内企业还无法通过自研或是入口来获取EUV光刻机。虽然，现在我们处于光刻来驱动尺寸微缩的时代，但未来驱动芯片行业继续往前走的可能是设计与工艺协同优化，以及系统与工艺协同优化的阶段，那么，先进封装或是下一次芯片产业洗牌的劈头，chiplet成为我国芯片产业弯道超车的一个绝佳手艺时机，但现在，UCIe产业同盟祖先一步确立，它未来是否会成为堵在前方的又一座大山？

好新闻是，我国的chiplet行业互连尺度制也在紧锣密鼓的准备中，今年3月28日起，中国盘算机互连手艺同盟（CCITA）团结电子尺度院、中科院盘算所、工信部以及海内多个芯片厂商已完成《小芯片接口总线手艺》、《微电子芯片光互毗邻口手艺》的尺度草案制订，海内涉及小芯片手艺的相关企业都可通过CCITA与同盟反馈草案意见。

需要注重的是，中国盘算机互连手艺同盟的《小芯片接口总线手艺》与UCIe同盟制订的相关尺度有着不小的差异，如台积电引以为傲的CoWoS（苹果M1 Ultra所接纳的工艺）手艺，大陆的封测厂现在无法到达。简朴说，《小芯片接口总线手艺》适合中国芯片产业链当前的状态，偏向成熟制程，UCIe同盟的相关尺度在某种水平上来说更看重chiplet在先进制程上的显示。

这固然不是意味着《小芯片接口总线手艺》就不如UCIe，在中芯国际、华虹半导体等大陆数一数二的晶圆厂无法制造先进制程芯片时，探索更适合当下产业链状态的小芯片互联手艺才显得实事求是。中国盘算机互连手艺同盟秘书长、中科院盘算所研究员郝沁汾以为海内的chiplet尺度可以用加倍成熟和低成本的方式做出，由此可替换先进制程的昂贵方案。

就在不少人以为未来中国芯片企业加入UCIe同盟无望，中国半导体产业得再接一记硬招的时刻，确立UCIe同盟的提议者英特尔，在4月2日竟然把一家大陆芯片公司芯原微电子拉入了UCIe同盟。

芯原微电子事实是何方神圣？据该公司官网资料，芯原是海内的一家半导体IP供应商，拥有图形处置器IP、神经网络处置器IP、视频处置器IP、数字信号处置器IP、图像信号处置器IP和显示处置器IP六大类处置器IP核。凭证研究机构IPnest统计，芯原是中国大陆排名第一、全球排名第七的半导体IP供应商，现在芯原推出了基于Chiplet架构所设计的处置器平台，该平台12nm SoC版本已完成流片和验证，并正在举行chiplet版本的迭代。

中国半导体IP的焦点企业加入UCle同盟意味着什么现在还很难说清，是好是坏尚有待时间验证，但谁也不敢就此保证UCIe对中国芯片企业将彻底开放，究竟有着前车之鉴，这不是简朴的选Lightning接口照样Type-C接口的问题，其背后所代表的手艺蹊径、支持其的产业链甚至背后的经济博弈每一项都不能小觑。

唯一能确定的是，海内现已完成草案的《小芯片接口总线手艺》、《微电子芯片光互毗邻口手艺》不能停下脚步，尽快搜集更多企业，做到海内chiplet手艺标注的落地和不停迭代是一个艰难却肯定要做下去的事情。